• FPGA隐藏的一个安全漏洞曝光!

    FPGA隐藏的一个安全漏洞曝光!

    这段时间,波鸿鲁尔大学霍斯特·戈茨IT安全研究所和马克斯·普朗克网络安全与隐私保护研究所的研究人员在一项联合研究项目中发现,FPGA中隐藏了一个关键的安全漏洞,他们称这个漏洞为“ StarBleed”,攻击者可以利用此漏洞来完全控制芯片及其功能。此外,报道还称,由于该漏洞是硬件的组成部分,因此只能通过更换芯片来弥补安全风险。此次安全漏洞造成的影响有多大?给FPGA产业将带来哪些影响? StarBleed是如何形成的 山东师范大学物理与电子科学学院讲师孙建辉向记者先容,FPGA(field-program-gate-array)芯片,有人称之为万能芯片,它具有数字逻辑电路硬件可编程能力,应用场景涵盖军工、民用、工业等。这些应用既可以利用FPGA芯片进行快速逻辑实现,也可以重构为多媒体信息处理编解码芯片,比如多媒体SOC芯片编解码器CODEC、无线通信的基带。 在很多人看来,此次StarBleed安全漏洞正是由于FPGA的这种“万能”性,开放、灵活性强的芯片,安全漏洞也会比较多。赛灵思官网针对这个事件分析,此次研究人员研究的对象,是基于十年甚至十多年前的赛灵思6系列和7系列FPGA器件,攻击者会利用两款器件在AES-CBC模式下缺少误差扩展,同时以WBSTAR为代表的配置命令又可在认证成功前实行,使其得以成功突破器件安全屏障。 影响究竟有多大 由于FPGA的用途广泛,尤其是在军工、航天和工控这类安全性要求很高的产业需求量很大。此外,这次安全漏洞是发生在硬件的组成部分,比起App来说修补周期较大,这些是造成此次StarBleed安全漏洞事件引起不小风波的原因。 京微齐力创始人&CEO王海力表示:“修补安全漏洞问题,一般可采用两种方法,从App修补或者硬件修复下手。从App下手修补相比较而言周期短、速度快、花费低。例如若是A算法被破译了,就换成B算法加密,现在FPGA针对生成的配置码流采用比较多的是AES256位加密。一般而言,这种算法是比较难以破解的。同时,如果配置码流被破解了,还可以进行App升级完成补丁修改,总的来说更容易解决一些。” 然而,若是从硬件方面修复漏洞,往往所耗费的时间和精力都会比较多。“一般来说,在硬件方面修复漏洞,需要在硬件电路里面做一些特别的功能,去判断一些恶意攻击的行为,防止别人破解位流,或者监测不按照原有的行为来进行工作的预判电路。这些花费都会很高,因为往往需要重新设计芯片、重新流片并且重新生产。此次研究学者没有特别详细公开关键安全漏洞的机制,从侧面印证了这次StarBleed安全漏洞事件造成了较大影响,因为这个安全漏洞有可能是出在了硬件的组成部分。”王海力说道。 赛灵思发言人向记者表示:“这次安全事件发生后,美国总部第一时间给出设计建议来规避安全隐患。而且这次漏洞虽然在硬件上,但是若想通过其进行攻击也并不是件容易的事情,需要有一个前提条件,那就是必须在物理上近距离接触到这个硬件。也就是说,其一,若想进行攻击,必须有近距离的物理接触,但是这并不容易实现;其二,若想实现远程攻击,需要在接口设置为外部可以访问的情况下才可实现,如果接口不设置外部访问,就不会出现这个问题。” 巧妙利用变“废”为宝 在王海力看来,此次攻击者利用的手法其实并不是新型的手段:“早在十年前,黑客就会利用控制配置码流的技术来入侵。这么多年过去了,FPGA的安全性能在不断提升,黑客技术也在不断提升。一般来说,开放、灵活性强的芯片,安全漏洞也会比较多。这往往是相伴而生的,黑客问题肯定是无法完全避免,但正是因为有黑客的存在,也使FPGA需要不断更新迭代、修补漏洞。从某种意义上讲,这也促进了FPGA技术的发展。” 孙建辉认为,这次安全漏洞事件虽然向所有FPGA研发单位敲了一次警钟,但同时也可以反向利用这次安全漏洞,变“废”为宝。“比如大家可以基于远程无线操纵码流存储体,远程重构更新逻辑功能,并且若用户具有私有权限,甚至可以设置权限,进行授权访问码流修改权限,而恶意入侵者却被严密的安全防护网络阻挡在门外,这无疑是一件因祸得福的事情,也会促进国际FPGA硬件重构芯片的发展,以及推出新的标准或新的研发规范。”孙建辉说。 王海力表示,虽然比起国外FPGA来说,国内FPGA起步较晚,技术较为落后,但是中国还是有自己的优势的。在安全性能上,国产FPGA可以做一些自己的特色,比如在加密算法中,在一些应用领域,采用国密算法来加密,不易被破解,安全性能更高。此外,国产FPGA可以借鉴很多国外PFGA的发展经验,避开很多雷区,使国产FPGA在安全性能上能够发展得更快更好。 同时,孙建辉认为,这次StarBleed安全漏洞事件也给了国产FPGA一定的反思,让国产FPGA企业能够思考如何设计FPGA万能芯片,用什么全新的物理、电路、算法以及配置下载流程技术能够进行安全性更高的FPGA重构设计?国内企业等单位如果抓住机遇,推出最新的安全FPGA芯片,拥有国际专利、推出新标准,这无疑是一次突围的好机会。 安全性是目前最在乎的特性之一,重视的企业必将获得更好的发展。

    时间:2020-05-26 关键词: FPGA 芯片 漏洞

  • PCB叠层设计主要遵从的两个规矩

    PCB叠层设计主要遵从的两个规矩

    叠层设计是PCB中比较重要的设计,总的来说,PCB的叠层设计主要要遵从两个规矩,跟小编一起来看吧。 1. 每个走线层都必须有一个邻近的参考层(电源或地层); 2. 邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容; 下面列出从两层板到八层板的叠层来进行示例讲解: 一、单面PCB板和双面PCB板的叠层 对于两层板来说,由于板层数量少,已经不存在叠层的问题。控制EMI辐射主要从布线和布局来考虑; 单层板和双层板的电磁兼容问题越来越突出。造成这种现象的主要原因就是因是信号回路面积过大,不仅产生了较强的电磁辐射,而且使电路对外界干扰敏感。要改善线路的电磁兼容性,最简单的方法是减小关键信号的回路面积。 关键信号:从电磁兼容的角度考虑,关键信号主要指产生较强辐射的信号和对外界敏感的信号。能够产生较强辐射的信号一般是周期性信号,如时钟或地址的低位信号。对干扰敏感的信号是指那些电平较低的模拟信号。 单、双层板通常使用在低于10KHz的低频模拟设计中: 1)在同一层的电源走线以辐射状走线,并最小化线的长度总和; 2)走电源、地线时,相互靠近;在关键信号线边上布一条地线,这条地线应尽量靠近信号线。这样就形成了较小的回路面积,减小差模辐射对外界干扰的敏感度。当信号线的旁边加一条地线后,就形成了一个面积最小的回路,信号电流肯定会取道这个回路,而不是其它地线路径。 3)如果是双层线路板,可以在线路板的另一面,紧靠近信号线的下面,沿着信号线布一条地线,一线尽量宽些。这样形成的回路面积等于线路板的厚度乘以信号线的长度。 二、四层板的叠层 1. SIG-GND(PWR)-PWR (GND)-SIG;2. GND-SIG(PWR)-SIG(PWR)-GND; 对于以上两种叠层设计,潜在的问题是对于传统的1.6mm(62mil)板厚。层间距将会变得很大,不仅不利于控制阻抗,层间耦合及屏蔽;特别是电源地层之间间距很大,降低了板电容,不利于滤除噪声。 对于第一种方案,通常应用于板上芯片较多的情况。这种方案可得到较好的SI性能,对于EMI性能来说并不是很好,主要要通过走线及其他细节来控制。主要注意:地层放在信号最密集的信号层的相连层,有利于吸取和抑制辐射;增大板面积,体现20H规则。 对于第二种方案,通常应用于板上芯片密度足够低和芯片周围有足够面积(放置所要求的电源覆铜层)的场合。此种方案PCB的外层均为地层,中间两层均为信号 /电源层。信号层上的电源用宽线走线,这可使电源电流的路径阻抗低,且信号微带路径的阻抗也低,也可通过外层地屏蔽内层信号辐射。从EMI控制的角度看, 这是现有的最佳4层PCB结构。 主要注意:中间两层信号、电源混合层间距要拉开,走线方向垂直,避免出现串扰;适当控制板面积,体现20H规则;如果要控 制走线阻抗,上述方案要非常小心地将走线布置在电源和接地铺铜岛的下边。另外,电源或地层上的铺铜之间应尽可能地互连在一起,以确保DC和低频的连接性。 三、六层板的叠层 对于芯片密度较大、时钟频率较高的设计应考虑6层板的设计,推荐叠层方式: 1.SIG-GND-SIG-PWR-GND-SIG; 对于这种方案,这种叠层方案可得到较好的信号完整性,信号层与接地层相邻,电源层和接地层配对,每个走线层的阻抗都可较好控制,且两个地层都是能良好的吸取磁力线。并且在电源、地层完整的情况下能为每个信号层都提供较好的回流路径。 2.GND-SIG-GND-PWR-SIG -GND; 对于这种方案,该种方案只适用于器件密度不是很高的情况,这种叠层具有上面叠层的所有优点,并且这样顶层和底层的地平面比较完整,能作为一个较好的屏蔽层 来使用。需要注意的是电源层要靠近非主元件面的那一层,因为底层的平面会更完整。因此,EMI性能要比第一种方案好。 小结:对于六层板的方案,电源层与地层之间的间距应尽量减小,以获得好的电源、地耦合。但62mil的板厚,层间距虽然得到减小,还是不容易把主电源与地 层之间的间距控制得很小。对比第一种方案与第二种方案,第二种方案成本要大大增加。因此,大家叠层时通常选择第一种方案。设计时,遵循20H规则和镜像层 规则设计。 四、八层板的叠层 1、由于差的电磁吸取能力和大的电源阻抗导致这种不是一种好的叠层方式。它的结构如下: 1.Signal 1 元件面、微带走线层2.Signal 2 内部微带走线层,较好的走线层(X方向)3.Ground4.Signal 3 带状线走线层,较好的走线层(Y方向)5.Signal 4 带状线走线层6.Power7.Signal 5 内部微带走线层8.Signal 6 微带走线层 2、是第三种叠层方式的变种,由于增加了参考层,具有较好的EMI性能,各信号层的特性阻抗可以很好的控制 1.Signal 1 元件面、微带走线层,好的走线层 2.Ground 地层,较好的电磁波吸取能力 3.Signal 2 带状线走线层,好的走线层 4.Power 电源层,与下面的地层构成优秀的电磁吸取 5.Ground 地层 6.Signal 3 带状线走线层,好的走线层 7.Power 地层,具有较大的电源阻抗 8.Signal 4 微带走线层,好的走线层 3、最佳叠层方式,由于多层地参考平面的使用具有非常好的地磁吸取能力。 1.Signal 1 元件面、微带走线层,好的走线层 2.Ground 地层,较好的电磁波吸取能力 3.Signal 2 带状线走线层,好的走线层 4.Power 电源层,与下面的地层构成优秀的电磁吸取 5.Ground 地层 6.Signal 3 带状线走线层,好的走线层 7.Ground 地层,较好的电磁波吸取能力 8.Signal 4 微带走线层,好的走线层 对于如何选择设计用几层板和用什么方式的叠层,要根据板上信号网络的数量,器件密度,PIN密度,信号的频率,板的大小等许多因素。对于这些因素大家要综 合考虑。对于信号网络的数量越多,器件密度越大,PIN密度越大,信号的频率越高的设计应尽量采用多层板设计。为得到好的EMI性能最好保证每个信号层都有自己的参考层。 以上就是PC版叠层设计的两个规矩以及示例讲解。

    时间:2020-05-25 关键词: PCB 叠层设计

  • 什么是MSDS?一般线路板需要提供这种数据吗?

    什么是MSDS?一般线路板需要提供这种数据吗?

    什么是MSDS呢?下面跟小编一起来看。MSDS是Material Safety Data Sheet的简称,国际上称作化学品安全说明书(也称为:物质安全数据表、化学品安全信息卡、材料安全数表)。 是化学品生产商和进口商用来阐明化学品理化特性与基本危害信息的工具(如PH值、闪点、易燃度、反应活性、运输、操作处置、储存和应急行动等)以及对使用者的健康(如致癌、致畸等)可能产生危害的一份文件,关于危险化学品的燃、爆性能,毒性和环境危害,以及安全使用、泄漏应急救护处置、主要理化参数、法律法规等信息的综合性文件。  目前不曾听说有线路板厂商提供这种数据,不过某些产品商会要求提供某些制作中使用的限制物料,例如:氟氯碳化物等溶剂。至于安全方面,应该要经过UL认证,这是安全方面多数厂商会要求的项目。最近欧盟有些相关要求,必须符合ROHS规定,这方面会要求一些分析报告,且会有规定测试方法。这些需求,除了UL、溶剂类以外,都是最近开始逐步要求的,以上仅供参考。 

    时间:2020-05-25 关键词: 线路板 msds

  • PCB线路板设计工艺的十大缺陷

    PCB线路板设计工艺的十大缺陷

    PCB线路板在工业发达的今日广泛的用于在各行电子产品中,根据行业的不同,PCB线路板的颜色和形状、大小及层次、材料等都有所不同。因此在PCB线路板的设计上需要明确信息,不然容易出现误区。本文就以PCB线路板在设计工艺上的问题总结了十大缺陷。 一、加工层次定义不明确 单面板设计在TOP层,如不加说明正反做,也许制出来板子装上器件而不好焊接。 二、大面积铜箔距外框距离太近 大面积铜箔距外框应至少保证0.2mm以上间距,因在铣外形时如铣到铜箔上容易造成铜箔起翘及由其引起阻焊剂脱落问题。 三、 用填充块画焊盘 用填充块画焊盘在设计线路时能够通过DRC检查,但对于加工是不行,因此类焊盘不能直接生成阻焊数据,在上阻焊剂时,该填充块区域将被阻焊剂覆盖,导致器件焊装困难。 四、 电地层又是花焊盘又是连线 因为设计成花焊盘方式电源,地层与实际印制板上图像是相反,所有连线都是隔离线,画几组电源或几种地隔离线时应小心,不能留下缺 口,使两组电源短路,也不能造成该连接区域封锁。 五、字符乱放 字符盖焊盘SMD焊片,给印制板通断测试及元件焊接带来不便。字符设计太小,造成丝网印刷困难,太大会使字符相互重叠,难以分辨。 六、表面贴装器件焊盘太短 这是对通断测试而言,对于太密表面贴装器件,其两脚之间间距相当小,焊盘也相当细,安装测试针,必须上下交错位置,如焊盘设计太短,虽然不影响器件安装,但会使测试针错不开位。 七、单面焊盘孔径设置 单面焊盘一般不钻孔,若钻孔需标注,其孔径应设计为零。如果设计了数值,这样在产生钻孔数据时,此位置就出现了孔座标,而出现问题。单面焊盘如钻孔应特殊标注。 八、焊盘重叠 在钻孔工序会因为在一处多次钻孔导致断钻头,导致孔损伤。多层板中两个孔重叠,绘出底片后表现为隔离盘,造成报废。 九、设计中填充块太多或填充块用极细线填充 产生光绘数据有丢失现象,光绘数据不完全。因填充块在光绘数据处理时是用线一条一条去画,因此产生光绘数据量相当大,增加了数据处理难度。 十、图形层滥用 在一些图形层上做了一些无用连线,本来是四层板却设计了五层以上线路,使造成误解。 违反常规性设计。设计时应保持图形层完整和清晰。 以上就是PCB设计的十大缺陷了,你中招了吗?

    时间:2020-05-25 关键词: PCB 设计工艺

  • PCB中覆铜设计的利与弊

    PCB中覆铜设计的利与弊

    什么是PCB中的覆铜呢?所谓覆铜,就是将PCB上闲置的空间作为基准面,然后用固体铜填充,这些铜区又称为灌铜。 覆铜的意义在于,减小地线阻抗,提高抗干扰能力;降低压降,提高电源效率;与地线相连,还可以减小环路面积。也出于让PCB焊接时尽可能不变形的目的,大部分PCB生产厂家也会要求PCB设计者在PCB的空旷区域填充铜皮或者网格状的地线,覆铜如果处理的不当,那将得不赏失,究竟覆铜是“利大于弊”还是“弊大于利”? 大家都知道在高频情况下,印刷电路板上的布线的分布电容会起作用,当长度大于噪声频率相应波长的1/20时,就会产生天线效应,噪声就会通过布线向外发射,如果在PCB中存在不良接地的覆铜话,覆铜就成了传播噪音的工具,因此,在高频电路中,千万不要认为,把地线的某个地方接了地,这就是“地线”,一定要以小于λ/20的间距,在布线上打过孔,与多层板的地平面“良好接地”。如果把覆铜处理恰当了,覆铜不仅具有加大电流,还起了屏蔽干扰的双重作用。 覆铜一般有两种基本的方式,就是大面积的覆铜和网格铜,经常也有人问到,大面积覆铜好还是网格覆铜好,不好一概而论。为什么呢?大面积覆铜,具备了加大电流和屏蔽双重作用,但是大面积覆铜,如果过波峰焊时,板子就可能会翘起来,甚至会起泡。因此大面积覆铜,一般也会开几个槽,缓解铜箔起泡,单纯的网格覆铜主要还是屏蔽作用,加大电流的作用被降低了,从散热的角度说,网格有好处(它降低了铜的受热面)又起到了一定的电磁屏蔽的作用。 但是,需要指出的是,网格是使由交错方向的走线组成的,大家知道对于电路来说,走线的宽度对于电路板的工作频率是有其相应的“电长度”的(实际尺寸除以工作频率对应的数字频率可得,具体可见相关书籍),当工作频率不是很高的时候,或许网格线的作用不是很明显,一旦电长度和工作频率匹配时,就非常糟糕了,你会发现电路根本就不能正常工作,到处都在发射干扰系统工作的信号。 所以,对于使用网格的同仁,我的建议是根据设计的电路板工作情况选择,不要死抱着一种东西不放。因此高频电路对抗干扰要求高的多用网格,低频电路有大电流的电路等常用完整的铺铜。 那么大家在覆铜中,为了让覆铜达到大家预期的效果,需要注意哪些问题: 1、对不同地的单点连接,做法是通过0欧电阻或者磁珠或者电感连接。 2、晶振附近的覆铜,电路中的晶振为一高频发射源,做法是在环绕晶振覆铜,然后将晶振的外壳另行接地。 3、孤岛(死区)问题,如果觉得很大,那就定义个地过孔添加进去也费不了多大的事。 4、在开始布线时,应对地线一视同仁,走线的时候就应该把地线走好,不能依靠于覆铜后通过添加过孔来消除为连接的地引脚,这样的效果很不好。 5、在板子上最好不要有尖的角出现(小于等于180度),因为从电磁学的角度来讲,这就构成的一个发射天线!对于其他总会有一影响的只不过是大还是小而已,我建议使用圆弧的边沿线。 6、如果PCB的地较多,有SGND、AGND、GND,等等,就要根据PCB板面位置的不同,分别以最主要的“地”作为基准参考来独立覆铜,数字地和模拟地分开来覆铜自不多言,同时在覆铜之前,首先加粗相应的电源连线:5.0V、3.3V等等,这样一来,就形成了多个不同形状的多变形结构。 7、多层板中间层的布线空旷区域,不要覆铜。因为你很难做到让这个覆铜“良好接地”。 8、设备内部的金属,例如金属散热器、金属加固条等,一定要实现“良好接地”。 9、三端稳压器的散热金属块,一定要良好接地。晶振附近的接地隔离带,一定要良好接地。PCB上的覆铜,如果接地问题处理好了,肯定是“利大于弊”,它能减少信号线的回流面积,减小信号对外的电磁干扰。 以上就是PCB中覆铜技术的利弊分析了。

    时间:2020-05-25 关键词: PCB 覆铜设计

  • 优秀的PCB工程师应该掌握的常识框架?

    优秀的PCB工程师应该掌握的常识框架?

    PCB设计是电子产品设计中非常重要的一个环节,它是电子产品的重要载体。而想成为一名优秀的PCB工程师,势必要掌握一定的常识框架。而一款好的PCB,不仅外观要好看,而且更需要满足性价比高、电气性能好、稳定可靠性高、易生产维修、易过认证这些要求。作为一名优秀的PCB工程师,应该具备以下常识架构: 01至少熟悉一种行业主流EDA工具 PCB设计App有很多,目前市场上主要使用的包括以下四种:cadence allegro、mentor EE、Mentor Pads、altium Designer、protel 等,其中以 Cadence Allegro 市场占有率最高。 Allegro的优点有很多,如App操作界面友好,响应速度块,操作效率高,二次开发功能丰富,规则管理器功能完善,高速设计专属功能强悍等等。其对大型项目支撑较好,不会因为设计规模加大而大幅度降低响应速度,用Allegro做几万Pin的设计项目基本不会有太大压力,所以对于通讯行业,商用服务器,以及工控、军工领域来说是很适用的。 02熟悉器件、读懂电路原理图、认知关键信号 常用电子元器件:电阻器、电容器、电感器、变压器、二极管、三极管、场效应管、光耦(OC)、传感器、晶振、继电器、蜂鸣器、整流桥堆、滤波器、开关、保险丝等。 关键信号包括:电源、摸拟信号、高速信号、时钟信号、差分信号、同步信号等。 03熟悉几种常用板材、线路板厂的制程与工艺 常用板材:纸板、半玻纤板、FR-4玻纤板、铝基板等。 04熟悉贴片插件装配制程与工艺 主要了解表面贴装技术(SMT)、穿孔插装技术(THT)等。 05熟悉焊接测试 可焊性测试一般是用于对元器件、印制电路板、焊料和助焊剂等的可焊接性能做一个定性和定量的评估。在电子产品的装配焊接工艺中,焊接质量直接影响整机的质量。因此,为了提高焊接质量,除了严格控制工艺参数外,还需要对印制电路板和电子元器件进行科学的可焊性测试。 06对SI/PI常识有一定理解认知 随着集成电路输出开关速度提高以及PCB板密度增加,信号完整性(SI)已经成为高速数字PCB设计必须关心的问题之一。元器件和PCB板的参数、元器件在PCB板上的布局、高速信号的布线等因素,都会引起信号完整性问题,导致系统工作不稳定,甚至完全不工作。如何在PCB板的设计过程中充分考虑到信号完整性的因素,并采取有效的控制措施,已经成为当今PCB设计业界中的一个热门课题。 在电子系统高功耗、高密度、高速、大电流和低电压的发展趋势下,高速PCB设计领域中的电源完整性(PI)问题也变得日趋严重。 作为一名优秀的PCB设计工程师,当然需要对SI/PI常识有一定理解认知,才能够用以引导优化PCB设计、改善电源通道设计,优化去耦电容设计等。 07对所设计产品PCB的EMC/EMI常识有深刻认识 众所周知,PCB的设计要综合考虑功能实现、成本、生产工艺、 EMC、美观等多种因素。 随着电子设备的电子信号和处理器的频率不断提升,电子系统已是一个包含多种元器件和许多分系统的复杂设备。高密和高速会令系统的辐射加重,而低压和高灵敏度 会使系统的抗扰度降低。因此,电磁干扰(EMI)实在是威胁着电子设备的安全性、可靠性和稳定性。大家在设计电子产品时,PCB板的设计对解决EMI问题至关重要。 以上就是PCB工程师的常识框架了,你掌握了吗?      

    时间:2020-05-25 关键词: PCB EDA

  • PCB工程师都应该掌握哪些PCB抗干扰设计?

    PCB工程师都应该掌握哪些PCB抗干扰设计?

    对于一个出色的PCB工程师,应该掌握哪些PCB抗干扰设计呢?抗干扰问题是现代电路设计中一个很重要的环节,它直接反映了整个系统的性能和工作的可靠性。对PCB工程师来说,抗干扰设计是大家必须要掌握的重点和难点。 先来看看它的电源特性 传输线 在PCB中只可能出现两种传输线:带状线和微波线,传输线最大的问题就是反射,反射会引发出很多问题,例如负载信号将是原信号与回波信号的叠加,增加信号分析的难度;反射会引起回波损耗(回损),其对信号产生的影响与加性噪声干扰产生的影响同样严重。 耦合 干扰源产生的干扰信号是通过一定的耦合通道对电控系统发生电磁干扰作用的。干扰的耦合方式无非是通过导线、空间、公共线等作用在电控系统上。分析下来主要有以下几种:直接耦合、公共阻抗耦合、电容耦合、电磁感应耦合、辐射耦合等。 PCB及电路抗干扰措施 印制电路板的抗干扰设计与具体电路有着密切的关系,接下来,大家仅就PCB抗干扰设计的几项常用措施做一些说明。 1、电源线设计 根据印制线路板电流的大小,尽量加租电源线宽度,减少环路电阻。同时、使电源线、地线的走向和数据传递的方向一致,这样有助于增强抗噪声能力。 2、地线设计地线设计的原则是: (1)数字地与模拟地分开。若线路板上既有逻辑电路又有线性电路,应使它们尽量分开。低频电路的地应尽量采用单点并联接地,实际布线有困难时可部分串联后再并联接地。高频电路宜采用多点串联接地,地线应短而租,高频元件周围尽量用栅格状大面积地箔。 (2)接地线应尽量加粗。若接地线用很纫的线条,则接地电位随电流的变化而变化,使抗噪性能降低。因此应将接地线加粗,使它能通过三倍于印制板上的允许电流。如有可能,接地线应在2~3mm以上。 (3)接地线构成闭环路。只由数字电路组成的印制板,其接地电路布成团环路大多能提高抗噪声能力。 3、退藕电容配置 PCB设计的常规做法之一是在印制板的各个关键部位配置适当的退藕电容。退藕电容的一般配置原则是: (1)电源输入端跨接10 ~100uf的电解电容器。如有可能,接100uF以上的更好。 (2)原则上每个集成电路芯片都应布置一个0.01pF的瓷片电容,如遇印制板空隙不够,可每4~8个芯片布置一个1 ~ 10pF的但电容。 (3)对于抗噪能力弱、关断时电源变化大的器件,如 RAM、ROM存储器件,应在芯片的电源线和地线之间直接接入退藕电容。 (4)电容引线不能太长,尤其是高频旁路电容不能有引线。 4、PCB设计中消除电磁干扰的方法 (1)减小环路:每个环路都相当于一个天线,因此大家需要尽量减小环路的数量,环路的面积以及环路的天线效应。确保信号在任意的两点上只有唯一的一条回路路径,避免人为环路,尽量使用电源层。 (2)滤波:在电源线上和在信号线上都可以采取滤波来减小EMI,方法有三种:去耦电容、EMI滤波器、磁性元件。 以上就是最基础的方法了。

    时间:2020-05-25 关键词: PCB 抗干扰设计

  • 几种PCB表面处理工艺优缺点以及它们的适用场景

    几种PCB表面处理工艺优缺点以及它们的适用场景

    PCB表面的处理工艺多种多样,这里先容9中常见的处理工艺,以及它们的适用场景,下面跟小编来一起看看吧。 1.裸铜板 优缺点很明显: 优点:成本低、表面平整,焊接性良好(在没有被氧化的情况下)。 缺点:容易受到酸及湿度影响,不能久放,拆封后需在2小时内用完,因为铜暴露在空气中容易氧化;无法使用于双面板,因为经过第一次回流焊后第二面就已经氧化了。如果有测试点,必须加印锡膏以防止氧化,否则后续将无法与探针接触良好。 纯铜如果暴露在空气中很容易被氧化,外层必须要有上述保护层。所以就需要在电路板加工中进行表面处理。 2.OSP工艺板 OSP不同于其它表面处理工艺之处为:它的作用是在铜和空气间充当阻隔层,简单地说,OSP就是在洁净的裸铜表面上,以化学的方法长出一层有机薄膜。因为是有机物,不是金属,所以比喷锡工艺还要便宜。 这层有机物薄膜的唯一作用是,在焊接之前保证内层铜箔不会被氧化。焊接的时候一加热,这层膜就挥发掉了。焊锡就能够把铜线和元器件焊接在一起。但是这层有机膜很不耐腐蚀,一块OSP的电路板,暴露在空气中十来天,就不能焊接元器件了。电脑主板有很多采用OSP工艺。因为电路板面积太大了,OSP更加经济实惠。 优点:具有裸铜板焊接的所有优点,过期的板子也可以重新做一次表面处理。 缺点:1.OSP透明无色,所以检查起来比较困难,很难辨别是否经过OSP处理。2.OSP本身是绝缘的,不导电,会影响电气测试。所以测试点必须开钢网加印锡膏以去除原来的OSP层才能接触针点作电性测试。OSP更无法用来作为处理电气接触表面,比如按键的键盘表面。3.OSP容易受到酸及温度影响。使用于二次回流焊时,需在一定时间内完成,通常第二次回流焊的效果会比较差。存放时间如果超过三个月就必须重新表面处理。打开包装后需在24小时内用完。 3.热风整平(HASL) 热风整平又名热风焊料整平,它是在PCB表面涂覆熔融锡铅焊料并用加热压缩空气整平(吹平)的工艺,使其形成一层既抗铜氧化又可提供良好的可焊性的涂覆层。热风整平时焊料和铜在结合处形成铜锡金属化合物,其厚度大约有1~2mil。 在穿孔器件占主导地位的场合,波峰焊是最好的焊接方法,而HASL足以满足波峰焊的工艺要求,当然对于结点强度要求高的情况下多采用电镀镍/金的方法。 优点:成本低 缺点:1.HASL技术处理过的焊盘不够平整,共面性不能满足细间距焊盘的工艺要求。2.不环保,铅对环境有害。 4.镀金板 镀金使用的是真正的黄金,即便只镀了很薄一层,就已经占了电路板成本的近10%。使用金作为镀层,一是为了方便焊接,二是为了防腐蚀。即使是用了好几年的内存条的金手指,依然是闪亮如初,若是使用了相同时间的铜、铝、铁,现在已经锈成一堆废品。 镀金层大量应用在电路板的元器件焊盘、金手指、连接器弹片等位置。大家用的最广泛的手机电路板的主板大多是镀金板,沉金板,电脑主板、音响和小数码的电路板一般都不是镀金板。 优点:导电性强,抗氧化性好,寿命长。镀层致密,比较耐磨,一般用在邦定、焊接及插拔的场合。 缺点:成本较高,焊接强度较差。 5.化金/沉金(ENIG) 化镍浸金(ENIG),也称化镍金、沉镍金,简称化金与沉金。ENIG是通过化学方法在铜面上包裹一层厚厚的,电性能良好的镍金合金并可以长期保护PCB。内层镍的沉积厚度一般为120~240μin(约3~6μm),外层的金的沉积厚度一般为2~4μinch(0.05~0.1μm)。不像OSP那样仅作为防锈阻隔层,其能够在PCB长期使用过程中有用并实现良好的电性能。另外它也具有其它表面处理工艺所不具备的对环境的忍耐性。 优点:1.ENIG处理过的PCB表面非常平整,共面性很好,适合用于按键接触面。2.ENIG可焊性极佳,金会迅速融入融化的焊锡里面,焊锡与Ni形成Ni/Sn金属化合物。 缺点:工艺流程复杂,而且想要达到很好的效果需要严格控制工艺参数。最麻烦的是,EING处理过的PCB表面在ENIG或焊接过程中很容易产生黑盘效益。黑盘的直接表现为Ni过度氧化,金过多,会使焊点脆化,影响可靠性。 6.化学镀镍钯浸金(ENEPIG) 相比化镍金,ENEPIG在镍和金之间多了一层钯,在置换金的沉积反应中,化学镀钯层会保护镍层防止它被交置换金过度腐蚀,钯在防止出现置换反应导致的腐蚀现象的同时,为浸金作好充分准备。镍的沉积厚度一般为120~240μin(约3~6μm),钯的厚度为4~20μin(约0.1~0.5μm)。金的沉积厚度一般为1~4μin(0.02~0.1μm)。 优点:它的应用范围非常广泛,同时化学镍钯金表面处理相对化镍金表面处理可有效防止黑盘(Black Pad)缺陷引起的连接可靠性问题,可以代替化镍金。 缺点: ENEPIG虽然有很多优点,但是钯的价格昂贵,是一种短缺资源。同时与化镍金一样,其工艺控制要求严格。 7.喷锡电路板 银色的板子叫做喷锡板。在铜的线路外层喷一层锡,也能够有助于焊接。但是无法像黄金一样提供长久的接触可靠性。对于已经焊接好的元器件没什么影响,但是对于长期暴露在空气中的焊盘,可靠性是不够的,例如接地焊盘、弹针插座等。长期使用容易氧化锈蚀,导致接触不良。基本上用作小数码产品的电路板,无一例外的是喷锡板,原因就是便宜。 优点:价格较低,焊接性能佳。 缺点:不适合用来焊接细间隙的引脚以及过小的元器件,因为喷锡板的表面平整度较差。在PCB加工中容易产生锡珠(solder bead),对细间隙引脚(fine pitch)元器件较易造成短路。使用于双面SMT工艺时,因为第二面已经过了一次高温回流焊,极容易发生喷锡重新熔融而产生锡珠或类似水珠受重力影响成滴落的球状锡点,造成表面更不平整进而影响焊接问题。 8.浸银 浸银工艺介于OSP和化学镀镍/浸金之间,工艺较简单、快速。浸银是置换反应,它几乎是亚微米级的纯银涂覆(5~15μin,约0.1~0.4μm)。有时浸银过程中还包含一些有机物,主要是防止银腐蚀和消除银迁移问题,一般很难量测出来这一薄层的有机物,分析表明有机体的重量少于1%。即使暴露在热、湿和污染的环境中,仍能提供很好的电性能和保持良好的可焊性,但会失去光泽。因为银层下面没有镍,所以浸银不具备化学镀镍/浸金所有的好的物理强度。 优点:浸银焊接面可焊性良好,共面性很好,同时又不像OSP那样存在导电障碍,但是作为接触面(如按键面)时,其强度没有金好。 缺点:浸银有一个重要的问题就是银的电子迁移问题,当暴露在潮湿环境下时,银会在电压的作用下产生电子迁移,通过向银内添加有机成分可以降低电子迁移问题。 9.浸锡 由于目前所有焊料是以锡为基础的,所以锡层能与任何类型的焊料相匹配。但以前的PCB经浸锡工艺后易出现锡须,在焊接过程中锡须和锡迁移会带来可靠性问题,因此限制了浸锡工艺的采用。后在浸锡溶液中加入了有机添加剂,使锡层结构呈颗粒状结构,克服了之前的问题,而且还具有好的热稳定性和可焊性。 浸锡的最大弱点是寿命短,尤其是存放于高温高湿的环境下时,Cu/Sn金属间化合物会不断增长,直到失去可焊性。锡的沉积厚度不低于40μin(1.0μm)是比较合理的,这样才能提供一个纯锡表面,以满足可焊性要求。 缺点:浸锡的最大弱点是寿命短,尤其是存放于高温高湿的环境下时,Cu/Sn金属间化合物会不断增长,直到失去可焊性。也没有化学镀镍/浸金金属间的扩散问题;只是浸锡板不可以存储太久。

    时间:2020-05-25 关键词: PCB 处理工艺

  • 浅谈PCIE-PCB的设计规范

    浅谈PCIE-PCB的设计规范

    peripheralcomponentinterconnectexpress也就是PCI-Express是一种高速串行计算机扩展总线标准,它原来的名称为“3GIO”,是由英特尔在2001年提出的,旨在替代旧的PCI,PCI-X和AGP总线标准。 PCIe属于高速串行点对点双通道高带宽传输,所连接的设备分配独享通道带宽,不共享总线带宽,主要支撑主动电源管理,错误报告,端对端的可靠性传输,热插拔以及服务质量(QOS)等功能 下面是关于PCIEPCB设计的规范: 1、从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸(约100MM)以内。 2、PCIE的PERP/N,PETP/N,PECKP/N是三个差分对线,注意保护(差分对之间的距离、差分对和所有非PCIE信号的距离是20MIL,以减少有害串扰的影响和电磁干扰(EMI)的影响。芯片及PCIE信号线反面避免高频信号线,最 好全GND)。 3、差分对中2条走线的长度差最 多5MIL。2条走线的每一部分都要求长度匹配。差分线的线宽7MIL,差分对中2条走线的间距是7MIL。 4、当PCIE信号对走线换层时,应在靠近信号对过孔处放置地信号过孔,每对信号建议置1到3个地信号过孔。PCIE差分对采用25/14的过孔,并且两个过孔必须放置的相互对称。 5、PCIE需要在发射端和接收端之间交流耦合,差分对的两个交流耦合电容必须有相同的封装尺寸,位置要对称且要摆放在靠近金手指这边,电容值推荐为0.1uF,不允许使用直插封装。 6、SCL等信号线不能穿越PCIE主芯片。 合理的走线设计可以信号的兼容性,减小信号的反射和电磁损耗。PCI-E总线的信号线采用高速串行差分通信信号,因此,注重高速差分信号对的走线设计要求和规范,确保PCI-E总线能进行正常通信。 PCI-E是一种双单工连接的点对点串行差分低电压互联。每个通道有两对差分信号:传输对Txp/Txn,接收对Rxp/Rxn。该信号工作在2.5GHz并带有嵌入式时钟。嵌入式时钟通过消除不同差分对的长度匹配简化了布线规则。 随着PCI-E串行总线传输速率的不断增加,降低互连损耗和抖动预算的设计变得格外重要。在整个PCI-E背板的设计中,走线的难度主要存在于PCI-E的这些差分对。图1提供了PCI-E高速串行信号差分对走线中主要的规范,其中A、B、C和D四个方框中表示的是常见的四种PCI-E差分对的四种扇入扇出方式,其中以图中A所示的对称管脚方式扇入扇出效果最 好,D为较好方式,B和C为可行方式。接下来本文将对PCI-ELVDS信号走线时的注意事项进行总结: (1)对于插卡或插槽来说,从金手指边缘或者插槽管脚到PCI-ESwitch管脚的走线长度应限制在4英寸以内。另外,长距离走线应该在PCB上走斜线。 (2)避免参考平面的不连续,譬如分割和空隙。 (3)当LVDS信号线变化层时,地信号的过孔应放得靠近信号过孔,对每对信号的一般要求是至少放1至3个地信号过孔,并且永远不要让走线跨过平面的分割。 (4)应尽量避免走线的弯曲,避免在系统中引入共模噪声,这将影响差分对的信号完整性和EMI。所有走线的弯曲角度应该大于等于135度,差分对走线的间距保持20mil以上,弯曲带来的走线最 短应该大于1.5倍走线的宽度。 (5)差分对中两条数据线的长度差距需在5mil以内,每一部分都要求长度匹配。在对差分线进行长度匹配时,匹配设计的位置应该靠近长度不匹配所在的位置,如图3所示。但对传输对和接收对的长度匹配没有做具体要求,即只要求差分线内部而不是不同的差分对之间要求长度匹配。在扇出区域可以允许有5mil和10mil的线距。50mil内的走线可以不需要参考平面。长度匹配应靠近信号管脚,并且长度匹配将能通过小角度弯曲设计。 当一段蛇形线用来和另外一段走线来进行长度匹配,如图2所示,每段长弯折的长度必须至少有15mil(3倍于5mil的线宽)。蛇形线弯折部分和差分线的另一条线的最 大距离必须小于正常差分线距的2倍。 为了最 小化长度的不匹配,左弯曲的数量应该尽可能的和右弯曲的数量相等。当一段蛇形线用来和另外一段走线来进行长度匹配,每段长弯折的长度必须大于三倍线宽。蛇形线弯折部分和差分线的另一条线的最 大距离必须小于正常差分线距的两倍。并且,当采用多重弯曲布线到一个管脚进行长度匹配时非匹配部分的长度应该小于等于45mil。 (6)PCI-E需要在发射端和接收端之间交流耦合,并且耦合电容一般是紧靠发射端。 差分对两个信号的交流耦合电容必须有相同的电容值,相同的封装尺寸,并且位置对称。如果可能的话,传输对差分线应该在顶层走线。电容值必须介于75nF到200nF之间,最 好是100nF。推荐使用0402的贴片封装,0603的封装也是可接受的,但是不允许使用插件封装。差分对的两个信号线的电容器输入输出走线应当对称的。尽量减少追踪分离匹配,差分对走线分离到管脚的的长度也应尽量短。 以上就是简单的PCIE-PCB的设计规范。

    时间:2020-05-04 关键词: pcie PCB

  • 国产12英寸氮化硅沉积设备进入中国IC制造龙头企业

    国产12英寸氮化硅沉积设备进入中国IC制造龙头企业

    2020年4月,北方华创THEORISSN302D型12英寸氮化硅沉积设备搬入(Movein)国内集成电路制造龙头企业。该设备的交付,意味着国产立式LPCVD设备在先进集成电路制造领域的应用拓展上实现重大进展。 化学气相沉积(CVD)技术是用来制备高纯、高性能固体薄膜的主要技术。在典型的CVD工艺过程中,把一种或多种蒸汽源原子或分子引入腔室中,在外部能量作用下发生化学反应并在衬底表面形成需要的薄膜。由于CVD技术具有成膜范围广、重现性好等优点,被广泛用于多种不同形态的成膜。 低压化学气相淀积(LPCVD)是在低压和特定温度条件下通过气体混合发生化学反应,在硅片表面淀积一层固体膜的工艺。例如:氮化硅薄膜淀积、多晶硅薄膜淀积、非晶硅薄膜淀积、二氧化硅薄膜淀积等。在集成电路制造技术特征尺寸越来越小的趋势下,立式LPCVD炉管设备(300mm/200mm)的温度均匀性差、颗粒控制指标,对产品电气特性和良率将产生越来越大的影响,因而对高端LPCVD炉管设备的性能提出了更高的要求,包括高精度温度场控制、高精度压力控制、良好的工艺均匀性、先进的颗粒控制技术、完整的工厂自动化接口、高速的数据采集算法等。对未来技术发展而言,会出现更高均匀性、更少颗粒、更高产能、更智能控制的进一步需求,这些需求将带来对高端LPCVD炉管设备进一步的挑战。 氮化硅(Si3N4)薄膜是一种应用广泛的介质材料。作为非晶绝缘物质,氮化硅膜的介质特性优于二氧化硅薄膜,具有对可动离子阻挡能力强、结构致密、针孔密度小、化学稳定性好、介电常数高等优点,常用于集成电路制造中的介质绝缘、杂质掩蔽、浅沟道隔离、掩膜、外层钝化保护等工艺。 作为一种性能优良的重要介质材料,在集成电路制造领域,氮化硅薄膜得到广泛使用,而颗粒控制水平是LPCVD设备能力的一项重要指标。 北方华创在氮化硅工艺设备THEORISSN302D的开发过程中,通过整合已有产品平台技术,针对性地研发了快速升降温加热技术和炉口气流优化技术,良好地解决了氮化硅工艺过程中颗粒控制不稳的技术性难题。并在满足常规生产能力的基础上,为提升客户使用的附加价值,进一步开发了长恒温区反应腔室设计,实现了高产能的硬件技术解决方案,匹配市场的多样化需求。 经过10余年的创新发展,北方华创立式炉从无到有,从设备研发到产业化,目前已形成氧化(Oxide)、退火(Anneal)、化学气相沉积(LPCVD)、合金(Alloy)四大系列工艺设备,设备性能达到国际同类产品的先进水平。北方华创在不断拓展产品应用领域的同时,也将致力于帮助客户提升工艺性能、提高产能、降低成本,为半导体集成电路领域的广大客户带来无限可能。

    时间:2020-04-24 关键词: 集成电路 ic制造

  • 集成电路产业发展新特征

    集成电路产业发展新特征

    目前,电子管和晶体管制造电子产品的时代发生了量和质的变化,一个新兴的集成电路产业诞生了出来,那么他有哪些新特点呢,本文将分析集成电路产业的新特点。 一、全球集成电路产业链变革历程 60多年来,集成电路产品从小规模集成电路(SSI)逐步发展到特大规模集成电路(ULSI),经历了从板上系统(SystemonBoard)到芯片级系统(SystemonChip)的过程。在这漫长的发展历程中,集成电路产业链已经发生了三次重大变革。这三次变革的重要原因都包含“为了解决系统设计或IC设计上的问题”,所以在技术上有了相应的对策,而在产业分工上也相对地产生了结构性的改变。 第一阶段:系统厂商主导阶段 主导厂商:及航空航天67194 1960年代,集成电路刚刚诞生时,作为一项新兴技术,生产涉及到的技术仅为少数企业所掌握,而生产所用的设备、材料、制造工艺技术等又具有高度的专业性,是过去其他产品生产中从未曾涉及、使用过的。从产品设计技术、设备生产技术到原材料生产技术到加工工艺技术,都无法作为成熟产品从市场上直接获得。因此,任何企业要想进入集成电路领域,唯一的途径就是自身掌握包括产品设计、加工制造在内的全套技术,拥有半导体材料制备和生产设备,也就是大家通常所说的“全能企业”。 美国、日本的早期集成电路企业仙童半导体(FairchildSemiconductor)、摩托罗拉(Motorola)、国际商业机器(IBM)、日电(NEC)、SONY(索尼)等67194都是依附于大型企业67194的,在本67194战略思想的统一引导下,从事产品的设计与生产,而产业内的组织结构也主要表现为水平整合,集整机产品和集成电路的设计、制造、封装和测试等生产过程于一身。 主要是为自身制造的电子整机产品(电子设备、通信设备、家用电器等)服务的,以此增加其整机产品的附加值,提升产品的质量和功能,降低生产成本,争夺市场。不过当时的电路产品主要是双极器件电路和简单功能的MOS电路,用于替代成本较高的晶体管器件。 第一次变革:微处理器与存储器的诞生催生IDM企业出现 第二阶段:IC产业处于以生产为导向的初级阶段 主要厂商:英特尔、德州仪器、摩托罗拉 集成电路产业的第一次变革是从1970年代开始,随着微处理器与存储器的诞生,原来由系统67194独揽系统与IC设计的垂直整合时代,转变为系统67194与IC67194的分业体制。 1960年至1970年,系统厂商包办了所有的设计和制造,随着电脑的功能要求越来越多,整个设计过程耗时较长,使得部分系统厂商产品推出时便已落伍,因此,有许多厂商开始将使用的元件标准化,1970年左右,微处理器、存储器和其他小型IC元件逐渐标准化,也由此开始区分系统67194与专业集成电路制造67194。 此一阶段,IDM企业在集成电路市场中充当主要角色,IC设计是作为附属部门而存在。这时的IC设计和半导体工艺密切相关。IC设计主要以人工为主,CAD系统仅作为数据处理和图形编程之用。 IDM67194被垂直整合,从概念到消费者,从原材料到产品;IDM67194在内部控制所有过程、材料和供应。在这种垂直整合中,从设备定制到使用新材料进行实验的创新都是很常见的,一家67194控制工艺并雇用创新者。芯思想 当垂直整合和研发成本太高而无法在全球市场上竞争时,在整个过程中即兴创作和创新的能力就丧失了很多。IDM67194一直在承受降低成本、保持和提高质量的压力。 第二次变革:ASIC技术的诞生催生Fabless+Foundry模式出现 第三阶段:IC产业开始进入以客户为导向的阶段 主要厂商:台积电、赛灵思 第二次变革是在1980年代,由于ASIC和ASSP的出现,使得门阵列和标准单元的设计技术成熟,催生了Foundry+Fabless的运营模式。 虽然有部分集成电路标准化,但在整个电脑系统中仍有不少独立IC,过多的IC使得运行效率不如预期,ASIC技术应运而生,同时系统工程师可以直接利用逻辑门元件资料库设计IC,不必了解晶体管线路设计的细节部分,设计观念上的改变使得专职设计的Fabless67194出现,专业晶圆代工厂Foundry的出现填补了Fabless67194需要的产能。芯 随着微处理器和PC机的广泛应用和普及,虽然有部分集成电路标准化,但已经难以满足整机客户对系统成本、可靠性等要求。因为在整个电脑系统中仍有不少独立IC,过多的IC使得运行效率不如预期。同时整机客户则要求不断增加IC的集成度,减小芯片面积,使系统的体积缩小,降低成本,提高产品的性能价格比,从而增强产品的竞争力,得到更多的市场份额和更丰厚的利润;同时,由于IC制程技术的进步,App硬件化已成为可能。 为了改善系统的速度和简化程序,ASIC技术应运而生,工程师可以不必了解晶体管线路设计的细节部分,直接利用逻辑门设计门阵列(CPLD)、可编程逻辑器件(FPGA)、标准单元、全定制电路等。设计观念上的改变使得专业设计的Fabless67194出现。 而让Fabless模式发扬光大的主要得益于三个重要因素。 一是LynnConway和CarverMead合著的《超大规模集成电路系统导论IntroductiontoVLSISystems》在1980年出版。书中提出了通过编程语言来进行芯片设计的新思想。 二是EDA(电子设计自动化)工具的发展,PCB设计方法引入IC设计之中,如库的概念、工艺模拟参数及其仿真概念等,集成电路逻辑仿真、功能验证的工具的日益成熟,设计开始进入抽象化阶段,使设计过程可以独立于生产工艺而存在,工程师们可以设计出集成度更高且更加复杂的芯片。明导电子、新思科技、楷登电子等EDA巨头在此阶段相继成立。 三是Foundry出现,弥补了Fabless67194需要的产能空缺。1987年台积电成立,开创了Foundry+Fabless模式运营的新时代。台积电创始人张忠谋也因此获得2011年度IEEE荣誉勋章(IEEEMedalofHonor)。目前纯晶圆代工提供商有台积电、联电、中芯国际、华虹67194等。 不过,在Fabless刚萌芽时,AMD创始人兼董事长JerrySanders对此表示怀疑,曾发出“Realmenhavefabs”的言论。不过也确实有Fabless成功转型IDM,比如美信(Maxim)、巨积LSILogic。 第三次变革:SoC设计方法学的诞生催生IP与设计服务67194出现(芯片设计简化成搭积木) 第四阶段:半导体产业进入完全专业分工阶段,IDM转型Fab-lite 主要厂商:ARM、高通 第三次变革在1990年中后期,工艺制程推进到了180纳米,芯片上集成的晶体管已经远超过1000万个。这时可重复使用的硅常识产权(SiliconIntellectualProperty,SIP)出现了,某一功能可以使用某一SIP核来管理,使得设计更有效率。 1994年摩托罗拉(Motorola)发布了用来设计基于68000和PowerPC定制微处理器的FlexCore系统,1995年LSILogic为SONY(索尼)的PlayStation设计的CPU(集成了一个32位RISC微处理器,JPEG视频和3D图形引擎),应该是第一代基于SIP核完成SoC设计的较早产品。当时的SoC相对简单,包含处理器、存储器和逻辑芯片,如LSILogic为SONY(索尼)的集成了一个32位RISC微处理器、JPEG视频和3D图形引擎。 由于SoC可以充分利用已有的设计积累,显著地提高了ASIC的设计能力,因此发展非常迅速。随着RF电路模块和数模混合信号模块集成在单一芯片中,SoC集成的内容越来越多,现在SoC中包含一个或多个处理器、存储器、模拟电路模块、数模混合信号模块以及可编程逻辑。 高度复杂的系统功能和愈来愈快速的产品进入市场时间(TimetoMarket)要求,不允许芯片设计者67194一切从零开始,必须借鉴和使用已经成熟的设计为自己的产品开发服务,决定了SoC的设计必须采用与传统单片集成电路设计不同的方法。 SoC设计方法学应运而生,其包含三个内容,一是系统设计方法;二是IP核的设计和使用;三是深亚微米集成电路设计。 随着SoC设计方法学的普遍采用,芯片设计67194购买第三方67194的IP,组合成SoC,整个过程就跟拼积木一样,芯片的规模呈指数级增长,从百万门级发展到今天的数十亿门级。 SIP概念的兴起,将具有某种特定功能的电路固定化,当IC设计需要用到这项功能时,可以直接使用这部分电路,随之而来的是专业的IP与设计服务67194的出现。芯思想 在此阶段,还有一个有趣的现象就是IDM67194纷纷转型FabLite。面对密集智力和庞大资金的压力,IDM厂商开始了悄然转型,有的转型FabLite,有的变身Fabless。在Fabless刚萌芽时,AMD创始人兼董事长JerrySanders对此表示怀疑,曾发出“Realmenhavefabs”的言论,不过到时2009年时,AMD也不得不通过战略剥离其FAB制造,从而变身Fabless,还好现在AMD的主事人是位华裔女性。 集成电路产业发展至此阶段,专业分工已经初步形成,随着SIP设计、EDA工具、芯片设计、晶圆制造、封装、测试等环节逐步成熟,在各个专业环节涌现出一大批优秀的67194。 二、半导体产业进入新时代 戴尔的虚拟垂直整合供应链 工业革命造就了伟大67194,以及创新(innovation)和专利(patents)的冲击(onslaught)。杜邦(DuPont)、陶氏化学(DowChemical)等67194从19世纪末到20世纪都呈指数增长。 垂直整合的模式被戴尔计算机(DellComputer)进一步发展了。创始人迈克尔·戴尔(MichaelDell)将供应链的传统垂直整合与虚拟组织的特殊特征相结合,创建了一种称之为“虚拟整合”的运营模式。其较重要的一点就是:专注于自己较擅长的环节,把不擅长的环节交给行业中做得较好的人去做,然后通过采购把较具性价比的产品买回来,自己做较后的整合。 实际上,戴尔模式较重要的是速度(Speed)、体验(Experience)和更低的成本(Cost)。 第四次变革:Chiplet和异构集成 第五阶段:集群虚拟垂直集成阶段 主要厂商:台积电+高通+日月光;中芯国际+HUAWEI海思+长电科技 集成电路产业发展的四个阶段(系统厂商主导阶段、生产导向阶段、客户导向阶段、专业分工阶段)中,各种类型的67194一直相互存在,时至今日,各种类型的67194都有存在的价值和意义。 前文提到,当垂直整合和研发成本太高而无法在全球市场上竞争时,在整个过程中即兴创作和创新的能力就丧失了很多。IDM67194一直在承受降低成本、保持和提高质量的压力。芯思想 大型67194不太可能恢复完全的垂直整合,但是通过深化供应商与客户(购买者)之间的关系,已经出现了成功产生新创新的成功案例。虚拟垂直整合可以通过共享增长愿景的供需双方之间的关系以及为创造创新机会的信息来实现。 随着集成电路产业形态的成熟,集成电路产业已经进入了集群虚拟垂直整合(ClusteredVirtualVerticalIntegration,CVVI)模式发展阶段。也是集成电路第五阶段。集群、虚拟垂直、整合是该阶段的精髓。芯思想 集群起源于共同生活。延伸到集成电路产业,就是让专精于不同领域的67194,彼此以结盟或战略伙伴关系互补,以达到快速布局的战略目的,进而达到有效的垂直整合。在集成电路产业里,为了缩短芯片设计周期,产业链各67194必须彼此沟通合作,透过厂商间的链接和IP整合,让业者界跟上客户的需求和市场的变动,让彼此的效益可以发挥到较大,实现较佳竞争优势。 美国硅谷、日本九州岛、中国台湾新竹(含新竹、桃园、苗栗)的发展模式,就是集成电路集群的例子。这些地方聚集了集成电路产业链上下游的企业,67194之间即互相竞争,又互相合作。 相比较而言,中国台湾新竹、桃园、苗栗在虚拟垂直方面整合得更好、更彻底。晶圆代工(Foundry)有台积电(TSMC)和联电(UMC);封测代工(OutSourcedAssemblyandTesting,OSAT)有日月光(ASE)/矽品精密(SPIL)、力成(PTI);设计67194几乎全集中于此,包括联发科(MTK)、联咏(Novatek)等;设计服务67194有创意电子(GUC)、智原(Faraday)等;IP提供商有力旺(eMemory)发展至今,中国台湾晶圆代工(Foundry)占有全球75%的份额,仅仅台积电就占有超过50%的份额;封测代工(OSAT)也占有50%以上的市场份额,日月光控股(包括日月光和矽品精密)占有全球超过30%的份额。 现在来看中国内地的情况。中国内地在集成电路领域较具规模的是以上海为核心的长三角地区。晶圆代工(Foundry)领域有中芯国际、华虹67194、华润上华等;封测代工(OSAT)领域有长电科技、通富微电、华天昆山、晶方半导体等;设计67194有紫光展锐、格科微、兆芯等;设计服务67194有芯原;设备有中微半导体、上海微电子等;材料有安集、新阳等;EDA工具有广立微、芯和等。根据芯思想研究院的调研数据,长三角地区占有中国内地51%的规模;晶圆代工领域占有中国内地本土晶圆代工的85%;封测代工领域占有中国本土封测代工的80%。 集群、虚拟垂直、整合已经成为集成电路产业的大势所趋。单打独斗的模式必将被淘汰,相互合作才有未来

    时间:2020-04-22 关键词: 集成电路 ulsi systemonboard

  • PCB常见术语20H原则的说明

    PCB常见术语20H原则的说明

    本文对PCB的一个常见术语20H原则进行了说明。 20H原则是指电源层相对地层内缩20H的距离,当然也是为抑制边缘辐射效应。由于电源层与地层之间的电场是变化的,在板的边缘会向外辐射电磁干扰,称为边沿效应。解决的办法是将电源层内缩,使得电场只在接地层的范围内传导。以一个H(电源和地之间的介质厚度)为单位,若内缩20H则可以将70%的电场限制在接地层边沿内;内缩100H则可以将98%的电场限制在内。 “20H规则”的采用是指要确保电源平面的边缘要比0V平面边缘至少缩入相当于两个平面间层距的20倍。 这个规则经常被要求用来作为降低来自0V/电源平面结构的侧边射击发射技术(抑制边缘辐射效应)。但是,20H规则仅在某些特定的条件下才会提供明显的效果。这些特定条件包括有: 1、在电源总线中电流波动的上升/下降时间要小于1ns。 2、电源平面要处在PCB的内部层面上,并且与它相邻的上下两个层面都为0V平面。这两个0V平面向外延伸的距离至少要相当于它们各自与电源平面间层距的20倍。 3、在所关心的任何频率上,电源总线结构不会产生谐振。 4、PCB的总导数至少为8层或更多。 相信大家对20H原则已经有了了解。

    时间:2020-04-22 关键词: PCB 20h

  • 高速PCB设计的几个问答

    高速PCB设计的几个问答

    高速PCB设计已经成为每一个PCB工程师都应该要关注和掌握的必备技能。除了基础理论常识以外,还有实际设计经验也非常重要。这里就分享一下前辈们关于高速PCB设计经验和问答。 1、在进行高速多层PCB设计时,最应该注意的问题是什么? 最应该注意的是你的层的设计,就是信号线、电源线、地、控制线这些你是如何划分在每个层的。一般的原则是模拟信号和模拟信号地至少要保证单独的一层。电源也建议用单独一层。 2、高速PCB,布线过程中过孔的避让如何处理,有什么好的建议? 高速PCB,最好少打过孔,通过增加信号层来解决需要增加过孔的需求。 3、在高速PCB设计中,如何解决信号的完整性问题? 信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance),走线的特性阻抗,负载端的特性,走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。 4、在高速PCB设计中,信号层的空白区域可以敷铜,而多个信号层的敷铜在接地和接电源上应如何分配? 一般在空白区域的敷铜绝大部分情况是接地。只是在高速信号线旁敷铜时要注意敷铜与信号线的距离,因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗,例如在dual strip line 的结构时。 5、在高速PCB设计原理图设计时,如何考虑阻抗匹配问题? 在设计高速PCB电路时,阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系, 例如是走在表面层(microstrip)或内层(stripline/double stripline),与参考层(电源层或地层)的距离,走线宽度,PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真App会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况,这时候在原理图上只能预留一些terminators(端接),如串联电阻等,来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。 6、在布局、布线中如何处理才能保证 50M 以上信号的稳定性? 高速数字信号布线,关键是减小传输线对信号质量的影响。因此,100M 以上的高速信号布局时要求信号走线尽量短。数字电路中,高速信号是用信号上升延时间来界定的。而且,不 同种类的信号(如 TTL,GTL,LVTTL),确保信号质量的方法不一样。 7、如何解决高速信号的手工布线和自动布线之间的矛盾? 现在较强的布线App的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家 EDA67194的绕线引擎能力和约束条件的设定项目有时相差甚远。例如,是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式,能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式是否能符合设计者的想法。另外,手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如, 走线的推挤能力,过孔的推挤能力,甚至走线对敷铜的推挤能力等等。所以,选择一个绕线引擎能力强的布线器,才是解决之道。 8、添加测试点会不会影响高速信号的质量? 会不会影响信号质量要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上,后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响,影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。 希翼以上分享能对各位在设计高速PCB的过程中有所帮助。

    时间:2020-04-22 关键词: PCB

  • 硬件设计EDA工具全面对比,挑选适合你的那款

    硬件设计EDA工具全面对比,挑选适合你的那款

    我国目前所使用的EDAApp层出不穷,这些工具都有较强的功能,一般可用于几个方面,但是如何挑选自己适合的App呢,下面来看一下几款主流App和67194的对比。 Mentor67194的PCB设计工具可能是各个67194当中最多也最复杂的。近几年mentor67194也在不断的优化整合自身产品线,形成了逐渐清晰的产品系列。 一)PADS系列是收购原PowerPCB后的升级产品。其中原理图工具是PADS logic,PCB工具是PADS layout,自动布线工具是PADS router,封装库制作工具是LP wizard.PADS系列工具的特点就是简单易用,上手快,设计灵活,用户的自由度非常高。在国内中低端客户中有很高的市场占有率。最贴心的是新版本的PADS系列工具推出了官方中文版,这在EDA工具中并不多见,充分看出了对中国市场的重视程度。其中要单独强调的是封装库制作工具LP Wizard,只要是标准的封装,都能用这个工具自动生成封装库,不仅支撑Mentor自己的工具,其他家的工具都支撑的很好。强烈推荐,减少大家建库错误的风险。 二)Hyperlynx系列是Mentor67194知名的仿真工具系列。Hyperlynx本身包含很多部分,可以分别完成信号完整性,电源完整性,DRC检查,热仿真,和模拟仿真等不同的仿真需求。虽然可能和专业的仿真工具相比还有差距,但是运行速度快,使用简单,结果也可以接受,在一般的使用条件下还是不错的。 三)Expedition EnterPrise系列是Mentor67194的明星产品,简称EE.主要面对的是中高端客户的需求。在多层板,推挤,自动布线等等方面都有业内领先的技术水准。其中原理图工具主推Dxdesigner,PCB工具是Expedition PCB(很多人喜欢称作WG,及workgroup)。Mentor还有一个Boardstation(EN)系列工具,现在很多功能都整合到了Expedition当中。感觉Boardstation(EN)系列会慢慢退出历史舞台,被EE系列完全替代。另外在国内使用的人数也很有限,参考资料和App都相当难找。 Cadence67194的layout工具Allegro在业内有很高的知名度,据说世界上百分之六十的电脑主板和百分之四十的手机主板都是用Allegro完成的。从一个侧面能够看出Allegro在高速PCB板设计中有很高的占有率。原来Cadence67194的原理图设计工具Design Entry HDL广被诟病,但自从收购了OrCAD后,在原理图方面的弱项得到了很好的弥补。现在Cadence主推的设计流程就是OrCAD 进行原理图设计,Allegro(PCB Editor)进行PCB Layout.由于都是一家,两个工具之间可以实现无缝链接,使用起来非常方便。Cadence的自动布线工具PCB Router功能也很强大,在规则设置完善的情况下,布通率很高。曾经看到过一块由4颗Xilinx67194的高端FPGA芯片组成的复杂PCB板,就利用Cadence自身的自动布线工具完全布通,仅需要做少量的修改,深深震撼。针对不同的客户Cadence67194通过不同的license授权,把App划分为L,XL,GXL等不同的版本,包含不同的高级功能。要使用App的高级功能,就要有GXL版的授权。Allegro近几年的势头很猛,很多大67194都纷纷转向用Allegro进行PCB设计。一定程度上说Allegro成了事实上的工业标准。除了PCB设计工具以外,Cadence还配套有很强大的仿真工具,可以实现设计与仿真的同步。 Altium67194的前身就是在国内知名度非常高的Protel.很多学校里的学生都还有Protel 99SE这门基础课。Protel最大的特点就是灵活,给了用户最大的自由度,几乎可以为所欲为。很多从DOS版本一直用过来的老工程师对Protel情有独钟。一些老工程师使用Protel都是直接画PCB,因为原理图都已经烂熟于心了。这种不重视设计流程的设计方式虽然灵活,但是给后续工作交接,设计交流会带来困难。从Protel 99SE以后Altium67194对App进行了多次大规模的升级改进,目前的最新版本应该是Altium Designer 13(AD 13)。ADApp最大的特点就是整合,它把所有的功能整合到一个工具当中,随着App的更新,功能越来越强大,同时App的体积也越来越大的让人难以接受了。不过一些功能很贴心,考虑到了用户使用的方便。比如在网络上实时的显示网络名称,这个功能在其他工具的新版本App中都有借鉴。可以说AD依然是容易上手的好用的PCB设计工具。 Zuken和CadSoft67194的产品在国内市场占有率较小,在这里简单先容一下。Zuken是日本67194的产品,所以受到很多日企或者和日本有业务往来67194的欢迎。Zuken67194高端的设计工具是CR8000和CR5000.低端设计工具是CADSTAR.CadSoft67194的设计工具是Eagle.进入国内市场较晚,在欧美有一定市场。虽然比较少见,但是Eagle有自身的一些特色。专注PCB设计,没有花俏的功能。标准版支撑6层板设计,专业版也只支撑到16层板的设计。工具本身很小巧,运行速度快,价格也便宜。对欧美国家的小企业来说,是个很实惠的选择。不过这一点在国内似乎并没有优势,原因大家都懂得,呵呵。 下面大家用一个表格对几种工具做一个直观的比较。 通过比较几家67194的工具,大家能清楚的看出各种工具的特点,给大家的学习做一个参考。如果你是一个电子爱好者或者初学设计的学生,那么无所谓哪种工具,首要的一点肯定是上手简单,使用方便。如果你的目标是把电路设计作为自身后续的职业发展方向,那么选择一种市场占有率高,功能强大的工具是很有必要的。毕竟学习工具的另一个目的还有交流,如果你使用的工具大家都不会用,那交流起来也会存在困难。 然后要说的就是,虽然EDA技术是电子设计技术的核心,但工具就是工具而已。硬件设计的目的是设计出满足要求的硬件产品。无论以上哪种工具都能实现这个目的,工具在这一点上没有本质区别。真正的区别是使用工具的人。工具只是大家的武器,大家学习的重点不应该放在工具本身,无论选择哪种工具熟练使用就好。更多的时间大家还是要用来学习如何去做一个合格的设计。 利用EDA工具,电子设计师可以从概念、算法、协议等开始设计电子系统,大量工作可以通过计算机完成,并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。 现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域,都有EDA的应用。目前EDA 技术已在各大67194、企事业单位和科研教学部门广泛使用。 这些工具中,PCB(Printed Circuit Board)设计App经过多年的发展、不断地修改和完善,或优存劣汰、或收购兼并、或强强联合,现在只剩下Cadence和Mentor两家67194独大。 Cadence67194的推出的SPB(Silicon Package Board)系列,原理图工具采用Orcad CIS或Concept HDL,PCB Layout采用的是Allegro。 Mentor67194有三个系列的PCB设计工具,分别是:Mentor EN系列,即Mentor Board Station;Mentor WG系列,即Mentor Expedition;还有PADS系列,即PowerPCB。 另外,Altium67194的Protel、DXP、AD也有不少高校用户。 那么,对于初学者如何从这众多的PCB设计工具中选择一款适合自己的工具学习使用呢? 衡量一个App的优劣,其中一个很现实的标准就是看它的市场占有率,也就是它的普及和流行程度。Protel系列,在很多高校里都有开设相关课程,对于高校师生还有很多的用户,但是不得不承认,Protel在PCBApp家族中的确是最低端的App之一,因此很少有67194企业使用;Mentor PADS,也就是以前的PowerPCB/PowerLogic系列,是低端的PCBApp中最优秀的一款,其界面友好、容易上手、功能强大而深受中小企业 的青睐,在中小企业用户占有很大的市场份额;Cadence Allegro、Mentor EN和Mentor WG都是最高端的PCBApp,像中兴、HUAWEI这类大型67194都是使用这些高端的设计App;其中,Cadence Allegro现在几乎成为高速板设计中实际上的工业标准,其学习资源也比较丰富,比较适合自学;Mentor Expedition正是拉线最顺畅的App,被誉为拉线之王,它的自动布线功能非常强大,布线规则设计非常专业;Mentor EN系列是从早期UNIX系统移植到Windows系统,也是最专业的PCB工具App,但其学习难度较大,不建议自学,但如果出于工作需要又自当别论。 因此对于初学者,如果是出于67194使用的需要,也就没有选择的矛盾了,67194使用什么工具,当然就学习什么工具。如果是自己学习的需要,大家建议您选择Cadence Allegro或PADS。 Cadence 产品 Cadence67194的产品这几年变化很快,存在了Orcad/SPB/PSD等多个系列,很多人初学者就会困惑Orcad是什么、SPB和PSD又是什 么?其实三者都是Cadence67194基于capture和allegro的PCB设计套件,区别仅在于App配置。Orcad的配置是低端产品,存在价格低的优点,但是在Orcad中Allegro 的功能比较弱,只有各项基本功能而没有constrain manager,如果需要SI或者constrain manager呢,就需要另外的增加配置了。PSD和SPB其实是同一个东西,PSD是Allegro系统互连设计平台的早期版本,后来新出的版本叫做 SPB,因为改进了设计理念,所以修改了套件包的名称。由此大家因该明白了,SPB是Allegro最全功能的版本。 衡量一个App的优劣,其中一个很现实的标准就是看它的市场占有率,也就是它的普及和流行程度.Cadence Allegro现在几乎成为高速板设计中实际上的工业标准,被很多大型电子通信类67194采用,因此掌握Cadence Allegro对求职有实质的帮助;另外其学习资源也比较丰富,比较适合自学。现在Cadence67194的系列产品有:Cadence SPB16.2, Cadence SPB16.0, Cadence SPB 15.7, Cadence SPB15.5, Cadence SPB15.2等,最新版本Cadence SPB17.2。 包括原理图输入、生成、模拟数字/混合电路仿真,fpga设计,pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括: * Concept HDL原理图设计输入工具,有for NT和for Unix的产品。 * Check Plus HDL原理图设计规则检查工具。(NT & Unix) * SPECTRA Quest Engineer PCB版图布局规划工具(NT & Unix) * Allegro Expert专家级PCB版图编辑工具 (NT & Unix) * SPECTRA Expert AutoRouter 专家级pcb自动布线工具 * SigNoise信噪分析工具 * EMControl 电磁兼容性检查工具 * Synplify FPGA / CPLD综合工具 * HDL Analyst HDL分析器 * Advanced Package Designer先进的MCM封装设计工具 Mentor 产品(明导国际电气设计App) (1)Mentor EN2004 Mentor EN 即 Mentor Board Station, 是Mentor Graphics推出的原理图和PCB设计App,既支撑Unix系统也支撑Windows系统(Win2000 和 Win XP);其中EN是Enterprise的简写,很多大型电IT67194,如:Intel,朗讯,伟创力,西门子,波导都使用Mentor EN进行PCB设计。而现在国内会使用的Mentor EN的工程师并不是很多,所以熟悉Mentor EN的硬件工程师和PCB Layout工程师一般都有很好的待遇。 (2)Mentor WG2005 Mentor WG 即 Mentor Expedition,是Mentor Graphics67194推出的基于Windows界面的高端PCB设计工具。Mentor DxDesigner 和 Expedition 设计流程是 Mentor Graphics67194如今推荐的原理图和PCB设计设计流程。在Mentor Expedition2005版本,Mentor Expedition2005 (Mentor WG2005)和 Mentor WG2005 已经集成在一起。 Mentor DxDesigner 是 Mentor Graphics67194推出的原理图输入工具,是原理图工具ViewDraw的升级版本,其功能强大,界面友好,可以支撑多种 PCB Layout 工具,如:Mentor Expedition,Mentor Board Station, PowerPCB,Cadence Allegro,和Zuken等。DxDesigner的安装需要Mentor ePD2004和Mentor SDD两个安装。 即Mentor DxDesigner + Mentor WG2005 ( Mentor Expedition2005)是原理图到PCB的设计流程。 (3)Mentor PADS PowerLogic5.0和PowerPCB5.0原理图与PCB设计App因为其界面友好和使用方便而得到广泛应用,被Mentor Graphics67194收购后, PowerLogic和PowerPCB产品更名为 PADS系列,版本有PADS2005和PADS2007,包括:原理图工具PADS Logic、PCB工具PADS Layout和自动布线工具PADS Router。PADS适合大多数中小型企业的需求。其本身没有仿真,做高速板时,要结合其他专用仿真工具,如hyperlynx。

    时间:2020-04-22 关键词: ad Protel pads allego

  • 电路设计Appprotel杂谈

    电路设计Appprotel杂谈

    目前电路设计越来越火热,电路设计App的学习显得更加重要。本文主要内容在于阐述如何在电路设计Appprotel中新建原理图文档、protel元器件间距和安装尺寸探讨,以及先容Protel到Allegro转化的方法。 一、protel如何新建(创建)原理图文档 PROTEL如何创建新的原理图(SCH)文档呢,这是初学PROTEL需要学习的课题。下面我来详细讲解一下步骤及流程。 第一:file--new---目录设置 如上图,Browse处,可以自已设置想要创建文档的路径。 第二步:在如下图的"Documents"里头,右键---"new" 第三步:选择你要创建的文档,可以是SCH,PCB,Library,report,txt等文档。 如上图的位置还可以原理图更改名称。 二、protel设计之元器件的间距与安装尺寸 (1)元器件的引脚间距 元器件不同,其引脚间距也不相同。但对于各种各样的元器件的引脚间距大多都是:100mil(英制)的整数倍(1mil=l&TImes;10(-3立方)in=25.4&TImes;10(-6次方)m),常将100mil作为1间距。 在PCB设计中必须准确弄清元器件的引脚间距,因为它决定着焊盘放置间距。对于非标准器件的引脚间距的确定最 直接的方法就是:使用游标卡尺进行测量。常用元器件的引脚间距如图所示。 常用元器件的引脚间距 a)DIPICb)TO-92型三极管c)1/4w型电阻器d)某微调电阻 (2)元器件的安装尺寸 是根据引脚间距来确定焊孔间距。它有软尺寸和硬尺寸之分。软尺寸是基于引脚能够弯折的元器件,故设计该类器件的焊接孔距比较灵活;而硬尺寸是基于引脚不能弯折的元器件,其焊接孔距要求相当准确。设计PCB时,元器件的焊孔间距的确定可用CADApp中的标尺度量工具来测量。 三、99se之PLD设计 ProtelAdvancedPLD是融合于Protel集成开发环境的一个高效、通用的可编程逻辑器件设计工具,为逻辑器件设计提供了许多方便快捷的设计手段。 ProtelAdvancedPLD包含三个专为PLD设计工作定制的EDA/Client服务器:文本专家─具有语法认识功能的文本编辑器;PLD─用来编译和仿真设计结果;Wave─用来观察仿真波形。 具体特点如下: .方便的文本专家和语法帮助器; .支撑多种设计描述方法:布尔方程式、状态机和真值表; .支撑从原理图输入并直接编译; .支撑从原理图输入PLD设计,并对原理图直接进行编译,生成标准的JEDEC文件; .与器件无关的高级CUPL硬件描述语言; .快速强大的编译器; .方便直观的仿真波形编辑器; .产生JEDEC工业标准的下载文件; .广泛的器件支撑。 四、Protel到Allegro转化的方法 在这过程当中碰到的问题大致可分为两种:一是设计不很复杂,设计师只想借助CadenceCCT的强大自动布线功能完成布线工作;二是设计复杂,设计师需要借助信噪分析工具来对设计进行信噪仿真,设置线网的布线拓扑结构等工作。 对于第一种情况,要做的转化工作比较简单,可以使用Protel或Cadence提供的Protel到CCT的转换工具来完成这一工作。对于第二种情况,要做的工作相对复杂一些,下面将这种转化的方法作一简单的先容。 Cadence信噪分析工具的分析对象是CadenceAllegro的brd文件,而Allegro可以读入合乎其要求的第三方网表,Protel输出的Telexis格式的网表满足Allegro对第三方网表的要求,这样就可以将Protel文件注入Allegro。 首先,Allegro第三方网表在$PACKAGE段不允许有“.”;其次,在Protel中,大家用BasName[0:N]的形式表示总线,用BasName[x]表示总线中的一根信号,Allegro第三方网表中总线中的一根信号的表示形式为BasNameX,读者可以通过直接修改Protel输出的Telexis网表的方法解决这些问题。 Allegro在注入第三方网表时还需要每种类型器件的设备描述文件Device.txt文件,它的格式如下: Package:packagetype Class:classtype Pincount:totalpinnumber Pinused:。.. 其中常用的是PACKAGE,CLASS,PINCOUNT这几项。PACKAGE描述了器件的封装,但Allegro在注入网表时会用网表中的PACKAGE项而忽略设备描述文件中的这一项。CLASS确定器件的类型,以便信噪分折,Cadence将器件分为IC,IO,DISCRETE三类。PINCOUNT说明器件的管脚数目。对于大多数器件,Device.txt文件中包含有这三项就足够了。 有了第三方网表和设备描述文件,大家就可以将Protel中原理图设计以网表的形式代入到CadencePCB设计App中,接下来,设计师就可以借助CadencePCBApp在高速高密度PCB设计方面的强大功能完成自己的设计。 如果已经在Protel作了PCB布局的工作,Allegro的script功能可以将Protcl中的布局在Allegro中重现出来。在Protel中,设计师可以输出一个Place&Pick文件,这个文件中包含了每个器件的位置、旋转角度和放在PCB顶层还是底层等信息,可以通过这个文件很方便的生成一个Allegro的script文件,在Allegro中实行这个script就能够重现Protel中的布局了,下面给出了完成Place&Pick文件到AllegroScript文件转化的C++代码,笔者使用这段代码,仅用了数分钟就将一个用户有800多个器件的PCB板布局在Allegro重现出来。 以上就是对protel的分享。

    时间:2020-04-22 关键词: allegro Protel

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